2026年5月、中国の学会IEEE ISCAS 2026の場で、HuaweiのHiSilicon部門を率いるHe Tingbo氏が「タウ（τ）スケーリングの法則」と「LogicFolding」という二つの新技術コンセプトを発表しました。この発表は半導体業界に衝撃を与え、「ムーアの法則の次は何か」という問いへの一つの答えを示すものとして世界中で注目されています。本記事では、この技術の概要と、組み込み・IoT・ITエンジニアにとっての意味を解説します。
ムーアの法則とは何か、なぜ限界に来ているのか
「ムーアの法則」とは、1965年にIntel共同創業者ゴードン・ムーアが提唱した「チップ上のトランジスタ数は18〜24か月ごとに倍増する」という経験則です。この法則に従い、半導体産業は数十年にわたって性能向上を続けてきました。
しかし現在、微細化は物理的な限界に近づいています。トランジスタサイズが原子数個分のレベルに達すると、量子効果によるリーク電流や発熱が問題となり、さらなる微細化にかかるコストと難易度が指数関数的に上がっています。最新世代の露光装置（EUV：極端紫外線リソグラフィ）は1台あたり数百億円に達し、扱えるファウンドリはTSMC・Samsung・Intel等の一握りに限られています。
Huaweiはなぜ独自の法則を必要としたのか
Huaweiは2019年以降、米国の輸出規制によってTSMCへの製造委託やEUV装置の調達を事実上遮断されました。最先端プロセスへのアクセスを失ったまま、競争力のある半導体を開発し続けるには、既存の設計思想そのものを変える必要があったのです。
その答えとして登場したのが、「幾何学的な微細化（寸法を小さくする）」から「時間的スケーリング（信号伝達遅延を短くする）」へのパラダイム転換です。
タウ（τ）スケーリングの法則とは
「タウ（τ）」は電気回路における時定数（抵抗Rと容量Cの積、すなわちRC遅延）を意味します。ムーアの法則がトランジスタの「面積」に注目したのに対し、タウスケーリングは信号が回路内を伝わる「時間」に注目します。
具体的には以下の4階層で最適化を行います。
- デバイスレベル：トランジスタ・配線の抵抗と寄生容量を最小化する
- 回路レベル：データを伝えるクリティカルパスを短縮する
- チップレベル：ソフトウェアとハードウェアを協調設計し、命令・データフローをワークロードに応じて動的に制御する
- システムレベル：独自インターコネクトプロトコル「UnifiedBus」でチップ間通信レイテンシを削減する
この考え方は、EUV装置がなくとも既存のDUV（深紫外線）プロセスで最先端性能に近づく道を開く可能性を持っています。
LogicFoldingとは：3D積層で密度を53.5%向上
タウスケーリングを実現する中核技術が「LogicFolding」です。論理回路を2層のフレームワークに折り畳んで積層し、長い平面配線を不要にすることで信号伝達距離を大幅に短縮します。
Huaweiの公式発表によれば、LogicFolding採用チップは従来のSoC設計と比べて以下の性能向上を実現しています（出典：IEEE ISCAS 2026 / TrendForce）。
| 指標 | 従来設計 | LogicFolding採用 | 改善率 |
|---|---|---|---|
| トランジスタ密度 | 約155 MTr/mm² | 238 MTr/mm² | +53.5% |
| 最大クロック周波数 | 約2.75 GHz | 3.1 GHz | +12.7% |
| 電力効率 | 基準値 | 41%改善 | +41.0% |
この技術は2026年秋発売予定の次世代スマートフォン「Mate 90」に搭載されるプロセッサ「Kirin 9050（仮称）」で初の商用化が見込まれています。一部のアナリストはApple A18 Proに匹敵する演算性能を持つ可能性を指摘しています（推測段階の情報）。
課題も存在する
3D積層は発熱密度の増大という課題を伴います。高クロック動作時のサーマルスロットリング（熱による性能低下）がモバイル端末の薄型ボディでどの程度発生するかは未知数です。また、SMICのDUVプロセスでの量産歩留まりとコストが商業的に成立するかどうかも今後の課題です。
組み込み・IoT・ITエンジニアへの影響と示唆
今回のHuaweiの発表は半導体設計全体に対して重要な示唆を持ちます。
1. EUV不要での高密度化は業界全体への刺激
TSMCやIntelも3D積層（CoWoS・Foveros等）を強化しており、ロジックを「折り畳む」という発想は今後の主流になる可能性があります。組み込みチップへの波及も長期的には起きるでしょう。
2. 地政学リスクとサプライチェーン
IoTデバイス・産業機器向け半導体の調達先に中国製チップが含まれるケースが増える可能性があります。エンジニアとして、使用チップのサプライチェーンを意識することが重要になっています。
3. アーキテクチャ設計力の重要性が増す
プロセスノードの微細化だけでなく、「どう信号経路を最適化するか」という設計力が性能差を生む時代になっています。組み込みエンジニアにとっても、ハードウェア設計の深い理解が求められる局面が増えそうです。
4. Huaweiのエコシステムの独自進化
Huaweiは2030年までにAIデータセンター向け「Ascend」プロセッサにもこの設計思想を拡大する計画を発表しています。NVIDIAへの対抗が進む中、AIインフラを扱うITエンジニアも動向を注視する必要があります。
まとめ
Huaweiが発表した「タウスケーリングの法則」と「LogicFolding」は、EUVなき制約下で生まれた苦肉の策でありながら、半導体設計のパラダイムを揺るがす可能性を持つ技術です。微細化一辺倒だった業界に対し、「信号伝達時間の短縮」という別の軸で性能を高めるアプローチは、世界の半導体エコシステムに逆輸入されるシナリオも現実味を帯びています。組み込み・IoT・ITエンジニアにとって、この地政学と技術革新が交差する動向を追い続けることが、今後のキャリアと設計判断において重要な視点になるでしょう。
参考・出典：
